Verlag des Forschungszentrums Jülich
JUEL-3957
Malindretos, Jörg
Entwicklung und Charakterisierung planarer Resonanz-Tunneldioden für den Einsatz in integrierten digitalen Schaltkreisen
IV, 194 S., 2002
In der vorliegenden Arbeit wird eine planare Technologie für GaAs basierte, in integrierten digitalen Logik-Schaltkreisen einsetzbare Resonanz-Tunneldioden bereitgestellt. Mit modularen RTD/HEMT Elementen kann eine hohe Parallelisierung auf Gatterebene ermöglicht werden, so daß eine erhöhte Rechenleistung ohne weitere Miniaturisierung der lateralen Strukturgröße erreicht werden kann. Der Ausgangspunkt für die Untersuchung ist die Entwicklung eines RTD Prozesses, in dem die Diodenfläche selbstjustiert durch eine mehrstufige Ionenimplantation definiert wird. Eine zentrale Frage dabei ist, ob RTDs als Quantenbauelemente durch moderne Epitaxieverfahren mit einer für die Anwendung ausreichenden Homogenität hergestellt werden können. Die Analyse von ungefähr 300 Dioden auf einem Viertel 2-Zoll Wafer zeigt, daß eine zuverlässige Funktion der Gatter zu erwarten ist. Mit Hilfe quantenmechanischer Transportsimulationen läßt sich der Einfluß von Schichtdickenschwankungen während der Epitaxie ermitteln. Der systematische Anteil der beobachteten Inhomogenität läßt sich danach auf eine Abnahme der Wachstumsrate zum Rand des Wafers von 2% erklären, was auch durch Photolumineszenz-Messungen bestätigt wird. Um die Ausbaufähigkeit des Konzepts zu demonstrieren, wird exemplarisch die Integration von Resonanz-Tunneldioden (RTDs) und selbstsperrenden High Electron Mobility Transistoren (E-HEMTs) zu einem logischen NAND Gatter vorgestellt. Dabei steht wiederum die Prozeßentwicklung und die elektrische Charakterisierung der einzelnen Bauelemente im Vordergrund. Die Dimensionierung des Gatters wird durch PSpice Simulationen gestützt.
In this work a planar technology for GaAs based resonant tunneling diodes is provided. These devices can be used in integrated digital logic circuits made from modular RTD/HEMT building blocks. In this way, an increased computational functionality can be achieved by extending the parallel processing capabilities on a gate level as an alternative to pure down-scaling of the minimum feature size. The starting point is the development of a self-aligned RTD process in which the diodes are defined by multiple ion implantation steps. A major question is if modern epitaxial growth and processing techniques can produce quantum devices like RTDs with a sufficient homogeneity for the application in robust digital circuitry. The analysis of about 300 diodes over a quarter of a 2-inch wafer shows that a reliable operation of the designed gates can be expected. The impact of layer thickness variations in the tunneling structure is established by means of quantum transport simulations. As a result, the systematic part of the observed inhomogeneity can be attributed to a 2% decrease in the growth rate from the center of the wafer to the edge. This assumption is verified by photoluminescence measurements of quantum well structures. In order to demonstrate the potential of this concept, the integration of resonant tunneling diodes (RTDs) and enhancement-type high electron mobility transistors (E-HEMTs) to a logic NAND gate is presented exemplary. Again the emphasis is laid on the process technology and the electrical characterization of the single devices. PSpice simulations are employed to dimension the circuit in a way that the input and output levels of the gate are compatible.
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